江苏龙网

  1. 首页 > 人文 > >

台积电年度研讨会披露的未来几年的芯片发展路线，不服不行

台积电年度研讨会披露的未来几年的芯片发展路线，不服不行
文章图片
台积电（TSMC）最近分享了有关其进度和未来几年计划的一些细节 。
台积电将继续每年引入新的前沿制造工艺；今年的5nm芯片和2022年下半年的3nm处理器 。
同时 ， 对于需要更多高端节点的客户 ， 台积电将提供新的封装技术 ， 从而能够创建超紧凑的SiP以及用于超级计算机的超大型SoC 。
台积电：市值4000亿美元的公司
世界上只有少数几家公司拥有先进的工艺制造技术 ， 可以用来为数据中心、超级计算机、GPU和智能手机Soc构建高度复杂的处理器 。 英特尔和三星电子是专注于芯片设计和流程节点的集成设备制造商(IDMs) 。 相比之下 ， 台积电是一家专注于生产的纯代工企业 。
截至2020年8月底 ， 台积电的市值接近4000亿美元 ， 是世界上最大的半导体合同制造商 ， 为苹果、AMD、英伟达和英特尔等公司生产当今最先进的芯片 。 在很大程度上 ， 台积电的工艺技术和能力决定了其客户能够提供的产品 ， 因此密切关注台积电及其计划非常重要 。
【台积电年度研讨会披露的未来几年的芯片发展路线，不服不行】台积电最近举行了年度技术研讨会 ， 会上公布了其目前和未来尖端节点的进展细节 ， 以及许多其他影响芯片未来的重要因素 。
台积电N5：投入量产 ， 良率高
台积电证实 ， 今年早些时候已经开始大规模生产使用其N5(5nm)工艺的芯片 。 这家全球领先的半导体合同制造商表示 ， 新工艺在使用寿命的同时 ， 缺陷密度低于上一代节点 ， 这对台积电客户来说是个好消息 。
台积电（TSMC）证实 ， 已于今年初开始使用其N5（5nm）工艺技术开始大规模生产芯片 。 这家全球领先的半导体代工厂商表示 ， 新工艺具有较高的产品良率 ， 这对于台积电客户来说是一个好消息 。
与台积电的N7处理技术（用于制造AMD最新的Epyc和Ryzen3000/4000系列CPU）相比 ， 该公司的N5节点有望在相同功率下将性能提高多达15％ ， 在相同的时钟和性能下功耗降低30％ 。
此外 ， 台积电N5的晶体管密度比N7高1.8倍 ， 但并不是所有晶体管结构都高 。 对于芯片设计人员而言 ， 这些改进意味着能够有效提高其芯片的频率 ， 并由于晶体管的增加而提高功能 。
台积电（TSMC）的5nm制程技术广泛地在10+层上使用极紫外（EUV）光刻技术 ， 以将掩模数量减少到81个 ， 并在可能的情况下避免使用多图案 ， 这可以优化成本并提高良率 。
台积电表示 ， 与7nm相比 ， 其5nm制造工艺的缺陷密度大大降低 。 这意味着当前5nm芯片的产量要高于两年前的7nm芯片 。 尽管如此 ， 要达到今天的N7水平还需要花费一些时间 。
通常 ， 台积电不会透露哪些客户正在使用其最新节点 ， 但是AMD已经确认了使用台积电N5工艺技术的计划 ， 而苹果也很可能会使用N5 。
台积电N5P：明年有望量产 ， 性能提高10％
台积电计划在明年推出N5工艺的性能增强版本 ， 称为N5P ， 该工艺有望将频率提高多达5％ ， 或将功耗降低多达10％ 。
台积电的N5和N5P节点非常相似 ， 因此大部分工艺参数和设备等可以很方便的切换 ， 以提高性能或功率 。 并非所有N5客户都将使用N5P ， 但其中一些客户可能会使用 。
台积电N4：2022年量产 ， 易于实施
台积电的N5是所谓的长节点 ， 它将在未来几年被使用和发展 。 N5项目的下一步称为N4 ， 预计将在2021年第四季度进入试生产 ， 2022年间或进行量产 。
台积电的4nm制程技术将扩展EUV光刻工具的使用范围 ， 这将使该公司进一步减少掩模数量和成本 。 该公司尚未透露有关预期改进的任何信息 ， 但是N4有望足以激励客户使用该技术 。
N4最重要的方面之一是它具有与N5兼容的设计规则 ， SPICE（强调集成电路的仿真程序）模型和IP 。 为此 ， 采用5纳米设计的SoC开发人员将很容易采用台积电的4纳米技术 ， 甚至可以重复使用他们已经拥有的一些构件 。
台积电N3：即将推出经过重大改进的芯片
台积电的N3制造技术将成为一个崭新的节点 ， 有望为苹果 ， AMD和Nvidia等公司以及致力于专门AISoC的各种新兴厂商设计的高端处理器带来实质性的晶体管密度提升 。
与台积电现有的N5制造工艺相比 ， 新的N3技术有望将性能提高10％-15％（在相同功率下）或将功耗降低25％-30％（在相同性能下） ， 并提高晶体管密度 ， 对于某些逻辑结构 ， 它最多可增加1.7倍；对于SRAM单元 ， 最多可增加1.2倍；对于模拟结构 ， 最多可增加1.1倍 。
应该注意的是 ， 与N5相比 ， 并不是所有的N3结构都可以缩小至1.7倍 ， 因此实际芯片级晶体管密度的提高可能约为33％ 。 同时 ， 即使是33％的晶体管密度提高也代表了复杂芯片（例如CPU ， GPU和移动SoC）的显著优势 。
新节点将同时使用深紫外（DUV）和极紫外（EUV）光刻 ， 但是可以合理预期将增加EUV的使用量 ， 这可以提高性能/功率和晶体管密度 。
台积电计划在2022年下半年开始使用其N3制造技术开始大规模生产芯片（HVM） 。
台积电N3：安全起见 ， 继续使用FinFET
台积电的N3技术将继续使用FinFET技术 ， 该技术与今天使用的晶体管结构相同 。 相比之下 ， 三星晶圆厂将通过其3纳米工艺切换至全栅（GAAFET）晶体管结构 ， 以期获得可观的代际性能和功率效率增益 。
台积电决定保留现有的N3晶体管类型 ， 以确保该技术如期推出 。
GAAFET（也称为堆叠式碳纳米片/纳米线）具有许多优点 ， 但难以生产 。 此外 ， 使用新的晶体管结构需要全新的电子设计自动化（EDA）工具堆栈 ， 并且有必要开发全新的IP 。 最终 ， 改用GAAFET可能会增加设计成本 ， 就像在2014/2015年改用FinFET一样 。
因此 ， 为了安全起见并确保较高的初始成品率 ， 保留适用于N3的FinFET才有意义 。 最后 ， 可以用多种方式优化FinFET结构 ， 以提取额外的性能、功率和晶体管密度 。
超越N3：GAAFET ， 新材料
不为3nm使用GAAFET ， 并不意味着TSMC无法像其他公司那样生产这种新的晶体管 。 台积电已经对GAAFET进行了15年的试验 ， 因此 ， 以不同于竞争对手的节奏在商业上实施该技术既不是好事 ， 也不是坏事 。
TSMC已经展示了在0.46V下工作32Mb纳米片SRAMs的良好特性 。 但该公司认为 ， N3后节点需要的不仅仅是一种新的晶体管结构 ， 还需要在未来几年足够好的新材料(也就是说 ， 台积电可以在不完全改变材料的情况下改进结构)以及对芯片其他部分的改进 。
台积电3DFabric：多层堆积芯片
领先的专业工艺技术允许使用正确的方法来构建正确的芯片 ， 但是有时节点的能力还不够 。 这就是台积电全面的3D/2.5D硅堆叠和先进封装技术系列的来源 。
台积电的3DFabric技术系列包括2D和3D前端和后端互连技术 。 前端子系列包括3D解决方案 ， 例如晶片上芯片（CoW）和晶片上晶片（WoW） ， 可精确堆叠相似和不相似的芯片 。 后端子系列包括著名的晶圆上晶圆上芯片（CoWoS）和InFO封装技术 。
台积电在其技术研讨会上展示了如何使用硅通孔（TSV）构建厚度为600μm的12-HiCoW设计 。 这项“多层堆积”技术可将多达12个芯片堆叠在一起 ， 从而通过额外的计算芯片获得额外的性能 ， 添加HBM存储器或NAND存储或使用深沟槽电容器来改善功率传输 ， 所有这些都占用很小的空间 。 这种高级的系统级封装（SiP）可运行当今无法实现的应用程序 。
AI的大趋势以相当快的速度推动了对芯片性能的需求 ， 但与此同时 ， 晶体管的收缩速度正在放缓 。 为此 ， 人们普遍对构建大型芯片（尤其是大于光刻机的标线片尺寸的芯片）的兴趣日益浓厚 。
例如 ， 当今的DUV和EUV扫描仪的标线片尺寸为26毫米乘33毫米 ， 即858平方毫米 。 这定义了芯片或插入器上带有HBM2E存储器的芯片的最大尺寸 。 为了做更大的芯片 ， 需要像CoWoS这样的贴片技术（或更确切地说是插入式贴片技术） 。
去年 ， 台积电使用两个5nm芯片为Broadcom构建了一个1,700mm2的解决方案 。 在技术研讨会上 ， 台积电展示了其CoWoS路线图 ， 该路线图显示了2021年3X标线片尺寸的CoWoS组件 ， 以及2023年4X标线片尺寸的CoWoS组件 。
多层堆积芯片组的4X标线片芯片组件的巨大尺寸约为3,400平方毫米 ， 相当于小型巧克力棒的大小 。
考虑到2023年预期的架构和与节点相关的改进 ， 可以预料 ， 这种多层堆积的多管芯芯片将提供当今最好芯片6到7倍的理论峰值性能 。 从现在起的三四年后 ， 拥有126FP32TFLOPS的GPU的计算能力（A100x6.5）会达到怎样的水平呢？
为了实现如此高的理论性能 ， 每个4X芯片组件将配备12个HBM2存储器堆栈 ， 这意味着12228位总线 。 即使使用当前可用的SKHynix的HBM2E3600MT/s存储芯片 ， 也可以转换为令人难以置信的5.53TB/s存储带宽 。


    推荐阅读


    上一篇：Realme真我 X7系列来了！轻薄机身+65W闪充，对标红米 K30 Ultra

    下一篇：腾讯新闻|中餐厅向赵丽颖道歉,赵丽颖遭到恶意剪辑、社恐懒惰成固定人设