行业互联网|追踪技术发展的利器：专利
我们生活在一个信息爆炸的时代 。 遍及世界各地的思想交流非常广泛 ， 每天都会涌现出新的创新产品 。 因此 ， 在这个时代 ， 更需要了解竞争情报 。 当今的公司对竞争对手研发实验室中酝酿的内容以及预测市场上将出现什么新颖的应用颇感兴趣 ， 以便确定最佳的反击行动计划 。 此外 ， 具有创新思想的新参与者正在迅速崛起 ， 其部分原因是过去几年专利申请方案的巨大转变 。 例如 ， 在2000年 ， 申请专利最多的三个国家是美国 ， 日本和德国 。 但自2019年以来 ， 中国已成为世界知识产权组织（WIPO）的最大专利申请国 ， 超过了美国 ， 日本和德国 。 韩国也成为专利生产国的前五名 。 世界各地的公司都在寻求从这种数据洪流中获得有用的信息综合体 。 他们依靠行业专家提供技术知识 ， 还依靠专利工程师或分析师来分析特定公司和／或整个行业的知识产权（IP） 。 他们的目的是了解行业中主要参与者的活动以及他们所统治的领域 。 创建这样一个详细的专利展望（patent landscape）既费时又复杂 ， 但是最终结果可以提供对技术和市场的深刻见解 。
我遇到过几次透彻的专利展望 ， 这些展望非常准确地预测了新兴技术 。 但是 ， 我发现半导体路线图的结果好坏参半 ， 尤其是与高级逻辑器件有关的结果 。 具体而言 ， 市场分析师或行业专家未能及时预测出先进逻辑器件中的一些主要技术突破口 。 最引人注目的例子是英特尔在2012年为其i5－3550处理器引入了FinFET器件 ， 这震惊了整个行业 。
引入FinFET器件后 ， 故事变得更加有趣 。 很快就有许多报道称 ， 在10 nm节点之后 ， FinFET器件将无法继续微缩 。 在诸如IEEE论文 ， IEDM和VLSI会议之类的公共论坛上提出了解决方案 。 不用说 ， 在公共文献中每个提议的解决方案发布之前 ， 所有主要制造商都已申请了与之相关的多项专利 。 所有的专利和非专利文献都可以分为两类：新材料或新器件架构 。 他们讨论了采用现有技术的新材料 ， 或者提出了采用新材料制造新器件架构的根本解决方案 。 例如 ， 一些具有原始数据的重要主张为以下器件结构：基于绝缘层上硅的UTB（ultra－thin－body ）SOI ， 涉及水平或垂直堆叠的纳米线／纳米片的GAA（gate－all－around）晶体管 ， 隧道场效应晶体管（TFET）和堆叠式晶体管 。 同时 ， 材料部分主要关注于硅锗（SiGe）替代PMOS的硅（Si）沟道或使用III－V化合物 。 但是 ， 今天我们处在7 nm节点处 ， 并逐渐过渡到5 nm节点 ， 但仍在继续使用最初的FinFET架构 。
我一直在思考为什么这些预测是不准确的 ， 最终得出以下结论 。 首先 ， 所有这些建议的器件尽管具有优势 ， 但也存在一些严重的问题 。 UTB架构提供了背部偏置的可能性 ， 并且功耗低 。 但最初的晶圆成本太高 ， 所以现在业界没有采用UTB架构 。 但是基于SOI的技术尽管没有在高速处理器中使用 ， 但目前在市场上非常普遍 。 类似地 ， GAA概念提供了对通道的更好的静电控制 ， 但是需要两种可以彼此沉积在对方表面的材料 ， 并且互相具有超高蚀刻选择比 。 沉积工艺和蚀刻工艺的责任很高 ， 这使得整个工艺流程非常昂贵 。 由于GAAFET的沟道方向垂直于基板（这意味着源极和漏极区域不在同一平面上） ， 因此需要进行较大工艺流程改变 ， 因此极大阻碍了GAA架构的发展 。 制程中增加的沉积和蚀刻工艺步骤 ， 使先进逻辑器件的制造更加昂贵 。 关于TFET ， 有望突破60mV ／ dec的亚阈值摆幅极限 ， 这将为低功耗计算打开新的应用 。 然而 ， 不幸的是 ， 基于带隙隧穿的TFET器件天生驱动电流不足 。 接下来 ， 让我们考虑堆叠式晶体管 。 这个想法在技术论坛上已经存在很长时间了 。 在这个概念中 ， 晶体管一个接一个地堆叠上去 。 要么在单独的晶片中制造晶体管并进行键合 ， 要么将它们直接在下层晶体管之上制造 。 这需要良好的粘合技术或恰当控制上层器件的热预算 。 另外 ， 在堆叠层上控制注入工艺可能很困难 。 回到2012年 ， 所以解决方案都尚未就绪时 ， 可以看看硅锗代替硅工艺是怎样发展的 。 当时提交的大多数专利和文献都强调了两种可能的情况 ， 这两种情况都涉及鳍形成后的集成方法 。 一种方法是在侧壁上生长SiGe ， 而另一种方法是在隔离结构之间使鳍片凹陷 ， 并在鳍片顶部生长SiGe（见图1） 。 两种方法都至少需要额外的掩模组和大量的工艺步骤 ， 这表明最终结果将是昂贵的 。
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如果您观察半导体制造商的发展历程 ， 就会发现为什么这些概念都没有成为主流 。 直到今天 ， 器件的不断小型化或按比例微缩仍根据摩尔定律保持了晶体管数量的趋势 。 微缩实际上是晶体管所有尺寸的缩小 。 半导体制造商每次因制程微缩而面临工艺挑战或设计困难时 ， 他们都会分析制程中可能采取的最小改动 ， 以便继续在新技术节点中使用现有设备和工艺流程 。 他们还必须考虑要引入的新流程是否可以扩展到未来的节点 。 在每个技术节点中 ， 当引入一些新的工艺整合步骤时 ， 其他大多数过程步骤都保持不变 。 该策略的直接结果是 ， 随着每一代产品的到来 ， 制程都变得更加稳定和可靠 。
英特尔处理器充分体现了这种对新一代产品进行最小改动的策略 。 英特尔的22纳米有5代应变硅工程技术 ， 其凸起的源极－漏极 ， 对于PMOS沟道的嵌入式渐变SiGe外延层和用于NMOS的嵌入式Si外延层 。 类似地 ， 对于沟道和栅极工程 ， 在45 nm节点中引入了高K金属栅 ， 并在32 nm节点中对其进行了进一步改进 ， 最后在22 nm FinFET结构中全面采用 。 英特尔一直保持相同的FinFET架构至其10 nm节点 。 但是 ， 器件性能得到了改善 ， 单位面积的晶体管数量也有所增加 。 就台积电而言 ， 同样令人印象深刻 ， 台积电于2016年在iPhone 7处理器中以16 nm工艺首次推出了FinFET器件 ， 并已经生产了三款新一代的FinFET器件 。 根据新闻稿 ， 其将在5 nm中继续使用FinFET架构 。
毋庸置疑 ， 细节之处在于魔鬼 。 需要详细的结构分析以了解工艺演变 。 尽管自2012年以来FinFET架构一直是主流 ， 但集成工艺流程和设计布局的发展令人印象深刻 。 从广义上讲 ， 先进逻辑节点中最大的改动和新的工艺步骤发生在栅极结构附近 ， 特别是在最接近栅极的底层互连结构中 。 从英特尔的旧版演示中 ， 以及Dick James先生对英特尔的10纳米工艺的评论中 ， 可以窥见到工艺的复杂性 ， 其中包括横截面和有关接触形成变化的详细解释 。 该演示文稿重点介绍如何通过更改版图和工艺整合方案来减小标准单元 ， 从而增加单位面积的晶体管数量 。 Siliconics的演示文稿很好地收集了从14 nm到10 nm的FinFET技术工艺的详细细节 。 该文稿充满了横截面和详细的说明 ， 着实是一个信息宝库 。 其中详细介绍了FinFET器件中引入的一些重大创新 。 例如 ， 它讨论了Fin的几何形状和节距 ， NMOS和PMOS晶体管的功函数金属层 ， 固体源扩散通穿阻止层（solid－source diffusion punch stop）及其作用 ， 下部互连结构中的新型材料的引入 ， 鳍末端上的伪栅极结构 ， 鳍片形成后的去除工艺 ， 直接从金属1连接到栅极而无需中间金属0层的超级通孔 ， 对源极－漏极区的多级接触 ， 前段引入四重图形化以及后段的空气间隙（Air gap） 。 图2展示了此演示文稿中各种互连结构 ， 这只是FinFET架构下的创新之一 。 当然 ， 每个工艺步骤都有一系列专利支持 。 这充分展示了在相同的FinFET架构下已实施了大规模创新的观点 。
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预测半导体器件的近期技术将需要专利搜索 ， 这些专利会进行渐进式更改 ， 但会影响单元的面积或最靠近栅极的互连结构的版图 。 这些专利将能够在不造成太大干扰的情况下进行微缩 ， 同时仍保持工艺流程 ， 从而使制造成本保持较低 。 现代技术将加速使用专利的过程 ， 以更有效地预测半导体器件的近期技术 。 相关思想已经在深度学习的帮助下进行了尝试 ， 例如Google宣布正在尝试人工智能以制造更高效的芯片 。 它不是在寻找器件结构的根本变化 ， 而是在优化可用的结构 。
半导体技术从未停止创新 ， 也不会停止震惊我们 ， 对当前工艺流程及其相应专利的透彻理解可能是预测未来趋势的关键 。
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【行业互联网|追踪技术发展的利器：专利】
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