[芯片]全球冲刺3nm芯片：最烧钱的技术战！100亿美元起( 三 )

2020-05-09

三星、台积电、英特尔均引入GAA技术的研究，其中三星已经先一步将GAA用于3nm芯片。
不同于FinFET ， GAAFET的沟道被栅极四面包围，沟道电流比三面包裹的FinFET更加顺畅，能进一步改善对电流的控制，从而优化栅极长度的微缩。
三星3nm采用的GAA技术名为多桥通道FET（MBCFET ， Multi-Bridge Channel FET）。这是一种纳米片FET（nanosheet FET），可通过用纳米片替换纳米线周围的栅极，实现每堆更大的电流。
不过纳米片FET当下还面临一些挑战，包括n/p不平衡、底部板的有效性、内部间隔、栅极长度控制和器件覆盖。
▲从FinFET到Nanosheet再到Forksheet的演变
微电子研究中心（Imec）正在开发面向2nm的forksheet FET 。
与nFET和pFET使用不同器件的现有GAAFET不一样的是，在forksheet FET中， nFET和pFET都集成在同一结构中，间距更小并减少密集缩放。
Imec的2nm forksheet具有42nm的接触栅极间距（CPP）和16nm的金属间距，均低于Nanosheet 45nm的接触栅极间距和30nm的金属间距。
Complementary FET（CFET）是另一种类型的GAA器件，由两个单独的纳米线FET（p型和n型）组成。一般pFET堆叠在nFET的顶部，消除了n-p分离的瓶颈，减少了电池有效面积。
去年11月，英特尔首席执行官Bob Swan曾提到，英特尔的3nm也将采用CFET 。
但CFET及相关的晶体管也存在散热等挑战，还需要更多时间来开发，在各环节需要新的技术和设备。
▲从FinFET到nanosheet再到forksheet和CFET
三、更精细的芯片“刻刀”：高数值孔径EUV负责“雕刻”电路图案的核心制造设备是光刻机，它是芯片制造阶段最核心的设备之一，光刻机的精度决定了制程的精度。
光刻机的运作原理是：先把设计好的芯片图案印在掩膜上，接着用激光光束穿过印着图案的掩膜和光学镜片，将芯片图案曝光在带有光刻胶涂层的硅片上。
此时，涂层被光照到之处发生反应溶解，没有被照到之处保持不变，掩膜上的图案就被转移到芯片光刻胶涂层上。
▲光刻原理简示
目前193nm浸没式光刻是应用最广且最成熟的技术，在22/16/14/10nm节点，主要芯片制造商均使用基于193nm浸没式光刻系统的双重成像（double patterning）技术。
到7nm及更先进的技术节点时，则需要波长更短的极紫外（EUV）光刻技术来实现更小的制程。而荷兰ASML是全球唯一有能力制造EUV光刻机的厂商。
面向3nm及更先进的工艺，芯片制造商或将需要一种称为高数值孔径EUV（high-NA EUV）的EUV光刻新技术。
Imec和ASML成立了联合研究实验室，专注于后3nm节点的纳米级元件制造蓝图，具体分为两个阶段：
第一阶段开发并加速EUV技术导入量产，第二阶段共同探索下一代high-NA EUV技术潜力，以制造出更小型的纳米级元件，推动3nm以后的半导体微缩制程。
根据ASML年报，他们正在研发的下一代极紫外光刻机将采用high-NA技术，有更高的数值孔径、分辨率和覆盖能力，较当前的EUV光刻机将提高70% 。
值得一提的是，英特尔的3nm节点与ASML的High-NA EUV光刻机设备的量产时间相吻合，大约在2024年前后。
▲ASML 预测半导体制程升级规划
针对后3nm工艺， Imec重点投入的研发领域包括光阻技术、光罩的防尘薄膜技术、工艺优化。
一方面，更高的光阻剂往往会增加缺陷率，光阻技术还需进一步改进以降低缺陷率。
另一方面，透明度等方面的挑战致使EUV的光罩防尘薄膜发展相对缓慢。
幸运的是，现有的EUV掩模工具足以用于3nm及更高的工艺。
四、兼顾有机与无机材料：沉积和刻蚀从原子层到分子层为了将微电子器件造的更小，芯片制造商必须把越来越多的电路塞进更小的薄膜和3D结构中，这对与半导体工艺兼容的沉积和刻蚀技术提出了更高的要求。

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