通关原创 方寸之困：纳米级芯片通关路( 三 )
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（英特尔采用FinFET（Tri-Gate）技术 ， 减少因物理现象所导致的漏电现象）
平面晶体管仅允许沟道和栅极仅在一个平面中接触 ， 但是鳍式晶体管具有三维结构 ， 其允许沟道的三个侧面（不包括其底部）与栅极接触 。这种与栅极的增加的接触改善了半导体性能并且增加了工作电压的降低 ， 解决了由短沟道效应引起的问题 。
从2011年发布的22nm节点到2019年公布的5nm节点 ， 这种FinFET立体结构一直占据主导地位 。
在FinFET结构下 ， 近几年 ， 手机芯片正取代笔记本电脑芯片 ， 成为推动制程工艺继续发展的主要动力 。
2016年 ， 诞生的三星 Exynos 9和高通骁龙835等开始采用10nm制程的芯片 。 2018 年 ， 苹果在iPhone XS上首先用上了7nm制程的A12 Bionic芯片；紧随其后 ， 高通骁龙855和华为海思的麒麟980也采用了台积电的7nm工艺 。 半导体器件制造工艺正式进入7nm时代 。
2020年正式进入5nm时代 。 骁龙X60成为全球首款基于5nm工艺打造的芯片 ， 也是全球第一款5nm工艺的5G芯片 。
但难度也同时存在 ， 也就是5nm再继续向下发展时 ， 晶体管将经历穿过栅氧化层的量子隧穿 ， 即使采用这种三维结构也会出现漏电的情况 。 因此 ， 5nm制程一度曾被认为是摩尔定律的终结 。
而如果想推进到3nm制程 ， 晶体管架构还需要要实现一种全新的改造 。
纳米芯片下一步 ， 向3nm以下迈进
在5nm制程之后 ， 芯片的下一个完整技术节点就迈向了3nm制程 。 2017年 ， 台积电宣布计划在2023年开始批量生产3 nm工艺节点 。 在2018年初 ， IMEC和Cadence表示 ， 已经使用极端紫外线光刻（EUV）和193 nm 浸没式光刻技术制作了3 nm测试芯片 。
而今年初 ， 三星率先宣布已经成功制造出第一个3nm工艺的原型 。 在3nm技术节点上 ， 三星采用一种新的环栅极(GAAFET)技术 ， 也就是在GAAFET之上独创一种优化后的MBCFET结构版本 ， 可以称为纳米片(Nanosheet) 。
据报道 ， 环栅极(GAA)的结构 ， 是在FinFET中的栅极被三面环绕的沟道包围的基础上的提升 ， 即被四面沟道包围 。 这一结构使总硅片尺寸减小了35％ ， 同时功耗也降低了50％ ， 实现了更好的供电与开关特性 。
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（全环栅极技术GAAFET）
在纳米片的制程中 ， 第一步是在基底上交替沉积硅锗层和硅层 ， 形成超晶格结构 。 因为有锗的含量 ， 需要形成一个良好的屏蔽衬层 。 这样每一个叠层由三层硅锗和三层硅组成 。 第二步 ， 在叠层上设计微小的片状结构 ， 紧接着再形成浅沟隔离结构 ， 以及形成内间隔区(inner spacers) 。 第三步 ， 再在超晶格结构中去除硅锗层 ， 在它们之间留下带间隔区的硅层 。 每一个硅层构成器件中的纳米片或者沟道的基础 。 最后是沉积高K（高绝缘属性）材料作为栅极 ， 在纳米片之间形成最小的间隔区 。
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（采用MBCFET结构的Nanosheet）
典型的GAA晶体管是纳米柱 ， 直径才1nm大小 ， 但是沟道需要尽可能宽地允许大量电流通过 ， 所以三星把这几根纳米柱改成面积大的纳米片 ， 被称为MBCFET晶体管（多桥通道场效应晶体管） 。 这是三星的专利设计 ， MBCFE通过将线形通道结构与二维纳米片对齐 ， 增加了与栅极接触的面积 ， 从而实现更简单的器件集成以及增加电流 ， 再次实现了功耗降低与性能提升的双向升级 。
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我们看到 ， 随着晶体管微缩到只有几个原子厚的尺寸 ， 晶体管制程迅速接近物理极限 ， 相比较于摩尔定律的预计 ， 晶体管密度的增长已经开始放缓 。
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