【驱动之家】纳须弥于芥子的奥妙！Intel先进封装技术深入解读
随着数据量的爆发、数据形态的变化 ， 以及AI、5G、IoT物联网、自动驾驶等新应用的层出不穷 ， 计算面临着全新的需求 ， 我们正进入一个以数据为中心、更加多元化的计算时代 ， 传统单一因素技术已经无法跟上时代 。
作为半导体行业巨头 ， Intel这些年来的工作重心和战略方向也不断调整 ， 从早期的以PC为核心、摩尔定律为指导方针 ， 逐步转向以数据为中心 ， 而面对智能互联的未来新世界 ， Intel也在做着多方面的准备 。
去年底 ， Intel首次提出了全新的六大技术支柱 ， 全方位构建未来愿景 ， 其中制程工艺与封装被视为最底层也是最核心的一环 ， 可以说是架构、内存与存储、互连、软件、安全其他五大支柱的基石 。
制程工艺大家都不陌生 ， xx纳米天天都能听到 ， 那么封装为何能与其并列呢？
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在电子供应链中 ， 芯片封装通常都很不起眼 ， 也极少有人关注 ， 但却一直默默地发挥着关键作用 ， 没有它芯片就无从与外界高效连接、沟通 。
而随着半导体和芯片技术的日益高度复杂化 ， 特别是不同芯片的协同工作越来越重要 ， 先进封装技术的作用也日益凸显 ， 成为推动新时代摩尔定律继续前进的核心要素 。
同时 ， 封装也不仅仅是把制作好的芯片打包加个“外壳”那么简单 ， 而是涉及到一整套完整流程 ， 从晶圆级测试、硅芯片处理与验证 ， 到芯片基板与其他材料整合封装 ， 再到后期芯片测试、电路板开发 ， 都是技术含量满满 。
凭借领先的基础技术 ， Intel在封装技术上希望通过在一个封装内连接多个芯片和小芯片 ， 并实现高带宽、低功耗的高密度互连 ， 最终达成SoC单芯片的功能和性能 。
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高度重视先进封装技术的Intel ， 也不断拿出新的多芯片封装(MCP)成果 ， 从前年的EMIB到年初提出的Foveros ， 再到近期集中爆发的Co-EMIB、ODI、MDIO ， 与先进的制程工艺相结合 ， 都是芯片架构设计师的最强有力后盾 ， 也为芯片未来差异化演进奠定了坚实的基础 。
近日 ， Intel又邀请多位公司高层和技术专家 ， 包括Intel集团副总裁兼封装测试技术开发部门总经理Babak Sabi、Intel院士兼技术开发部联合总监Ravindranath (Ravi) V. Mahajan、Intel封装研究事业部组件研究部首席工程师Adel Elsherbini、Intel制程及封装部门技术营销总监Jason Gorss ， 联合讲解了Intel先进封装技术的奥妙 ， 绝对的硬核级干货 ， 这里我们也尝试为大家做一次科普 。
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首先 ， Intel为何会如此重视封装技术 ， 并提出不同的新样式 ， 其实原因很简单 。
我们知道 ， 在传统芯片设计理念上 ， 我们都是尽可能地把不同模块整合在一颗SoC上 ， 集成度越来越高 ， CPU、GPU、内存控制器、I/O核心等等都被塞到一起 ， 并使用同一种工艺制造 。
在芯片和技术复杂度、工艺难度都不高的时候 ， 这种理念非常合适 ， 但随着时代的发展 ， 技术难度、功耗、成本等越来越难以控制 ， 必须扭转观念 。
要知道 ， 如今的不同芯片架构都有不同的使命 ， 更加专精 ， 强行用一种工艺整合在一起 ， 并不是最合适也不是最经济的做法 ， 比如传统CPU与新型加速器 ， 各自独立工作效果反而更好 ， 另外不同的新品IP对于制程工艺的要求也不同 ， CPU这种自然是越新越好 ， I/O单元则并不敏感 。
于是 ， 如何将这些不同的IP以最优化的方式组合在一起 ， 达到尺寸、性能、互连、功耗、发热、成本等各方面的均衡 ， 就成了对封装技术最大的挑战 ， 这也是Intel一直努力解决的 。
而先进封装技术实现的重点或者说难点 ， 主要在于轻薄小巧、高速信号、密度和间距缩微三大方面 ， 这也正是Intel一直努力攻克的 。
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接下来 ， 我们就逐一浏览Intel目前各种先进封装技术的特点和优势 。
一、EMIB
EMIB全称为Embedded Multi-Die Interconnect Bridge ， 意为“嵌入式多裸片互连桥接” 。
这个名词大家可能会感觉比较陌生 ， 不过说起最典型的产品肯定就明白了 ， 那就是Kaby Lake-G ， Intel首次集成AMD Vega GPU图形核心 ， 它和HBM显存之间就是独立裸片采用EMIB整合封装在一起的 。
EMIB是一种高密度的2D平面式封装技术 ， 可以将不同类型、不同工艺的芯片IP灵活地组合在一起 ， 类似一个松散的SoC 。
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在这种封装方式中 ， 发挥核心作用、连接不同裸片的是硅中介层(Interposer) ， 通过它可以灵活地混搭各种裸片 ， 诸如CPU、GPU、HBM显存等等 ， 对于裸片的尺寸等也没有严格要求 ， 而且整体制造简单 ， 封装工艺也是标准的 ， 成本上非常经济 。
不过它也有一些不足之处 ， 比如中介层增加了额外的连接步骤 ， 容易影响性能 ， 而且中介层的尺寸也有限制 ， 所以更适合一些集成裸片不多、互连要求不太高的产品 。
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二、Foveros
2D EMIB可以说是Intel先进封装技术的一个全新起点 ， 但是2D平面的发挥空间显然有限 ， Foveros 3D立体封装应用而生 。
Foveros首次为处理器引入了3D堆叠式设计 ， 是大幅提升多核心、异构集成芯片的关键技术 。
不同于以往单纯连接逻辑芯片、存储芯片 ， Foveros创新性地把不同逻辑芯片堆叠、连接在了一起 ， 可以“混搭”不同工艺、架构、用途的技术IP模块、各种内存和I/O单元 ， 其中I/O、SRAM缓存、传输总线整合在基础晶圆中 ， 高性能逻辑单元则堆叠在顶部 。
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这样一来 ， 传统大芯片可以分解成更小的小芯片组合 ， 同时可将之前分散的不同模块合为一体 ， 以满足不同应用、功耗范围、外形尺寸的设计需求 ， 以更低的成本实现更高的或者更适宜的性能 。
由于采用3D堆叠 ， Foveros的封装密度、集成度都更高 。 2D EMIB封装裸片间距可以做到55微米 ， 未来也只能缩微到30-45微米 ， 3D Foveros现在就能实现50微米间距 ， 未来还可进一步降至20-35微米(有焊料) ， 甚至是20微米以下(无焊料) 。
Foveros封装的首款产品代号Lakefield ， 采用最新10nm工艺制造 ， 同时集成22nm小核心和诸多扩展单元 ， 将在今年底出货 。
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三、Co-EMIB
2D EMIB、3D Foveros各有所长 ， 而将两者有机融合在一起 ， 就诞生了Co-EMIB ， 基于高密度的互连技术 ， 可以将多个3D Foveros芯片通过EMIB互连在一起 ， 制造更大规模的芯片 ， 最终实现高带宽、低功耗 ， 以及相当有竞争力的I/O密度 ， 也能实现不同芯片、模块更灵活的组合 ， 基本达到SoC的性能 。
更形象一点说 ， Co-EMIB封装可以首先实现多个不同的Foveros 3D封装堆叠模块 ， 每个模块内包含多个顶部裸片 ， 而不同裸片高速、紧密相连 ， 彼此间距小于50微米 。
然后 ， 多个Foveros 3D模块与其他独立裸片、内存裸片 ， 均通过EMIB连接在基板之上 ， 统一封装 ， 构成一个统一的整体 。
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四、ODI
ODI全程为Omni-Directional Interconnect ， 也就是Omni方向性互连的意思 ， 其中Omni-Path正是Intel用在数据中心里的一种高效互连方式 。
“方向性”一词恰如其分地概括了ODI的精髓 ， 灵活支持水平、垂直两种互连、通信方式 ， 更加立体化 ， 同时裸片间的间距和通道依然极短 。
顶部的裸片可以利用EMIB互连技术与同一平面上的其他裸片进行水平方向上的通信 ， 也可以类似Foveros的方式通过硅通孔(TSV)技术与其下的裸片进行垂直方向上的通信 ， 从而实现全方位的互连通信 。
此外 ， ODI封装中的互连通孔更大 ， 所以带宽高于传统TSV ， 电阻和延迟则更低 ， 整体性能更优秀 ， 电流也可以直接从封装基底供给到各个裸片 ， 实现更稳定的供电 。
ODI封装所需要的垂直通孔通道数量也少于传统TSV ， 为有源晶体管释放更多空间 ， 因此可以减小裸片面积 ， 可容纳更多晶体管和更高性能 。
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五、MDIO
MDIO全程为Multi-Die IO ， 也就是多裸片输入输出 ， 是此前AIB(高级互连总线)的进化版 ， 为EMIB提供一个标准化的SiP PHY级接口 ， 可互连多个小芯片组合 。
MDIO封装支持对小芯片IP库的模块化系统设计 ， 能效更高 ， 响应速度和带宽密度可以是AIB技术的两倍以上 。
MDIO封装产品将在2020年推出 ， 相比基于第一代AIB技术的新品 ， 带宽、密度、电压、能效各方面指标都有了极大的提升 ， 其中针脚可达5.4Gbps 。
值得一提的是 ， 台积电也宣布类似的封装技术LIPNCON ， 同样会在明年落地 ， 规格上除了带宽高于MDIO ， 其他都明显落后 。
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此外 ， 除了上述已经基本成熟的芯片封装技术 ， Intel还在前瞻性地研究各种新的、更高效的封装互连技术 ， 包括用于裸片堆叠的高密度垂直互连、实现大面积拼接的全横向互连、无未对准通孔等等 。
毕竟只有做好互连这种基础性技术 ， 才能真正将不同裸片模块整合在一起 ， 形成一个有机的整体 ， 真正实现更灵活的功能、更强大的性能 ， 媲美SoC单芯片 。
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另外 ， 多个小芯片整合封装在一起后 ， 质量测试会成为一个突出的问题 ， Intel也充分意识到了这一点 ， 会确保采用全部技术能力和创新方案 ， 进行更加完整、深入的测试验证 ， 同时在成品出炉后也会进行全方位的测试 ， 确保达成预期质量和性能 。
如今的IC开发中测试验证变得越来越关键 ， Intel会采用一些内部专属的验证设计规则 ， 更加高效地完成测试流程 ， 并进行更开放的产品验证 ， 此外因为市面上没有任何方案可以满足当前需求 ， 还在内部开发新的测试设备 ， 以进一步提高测试验证效率 。
功耗散热同样是个关键点 ， Intel也有相应的技术和储备 ， 可以很好地解决整合封装底部裸片的热区和热点 ， 还有单片分割技术 ， 同时也会进一步减少底部裸片向顶部裸片的热传导 ， 改善导热属性 。
至于成本 ， 可以从辩证的角度去看 。 如果是把多个不同模块整合封装在一个比较大的芯片内 ， 硅成本是会提高 ， 但是封装成本大大降低了 。 如果是把所有模块都集成于一个小面积的SoC芯片上 ， 硅成本可以得到控制 ， 但是封装难度和成本又大大增加 。
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总结：
在以往 ， 恐怕没有多少人关注过封装技术 ， 更想不到它对于未来新品发展的关键作用 ， Intel则通过自己前瞻性的眼光、雄厚的技术实力 ， 向我们展示了一个全新的世界——原来 ， 未来芯片还可以这样玩儿！
一方面 ， 不同的封装技术可以各自面向不同的应用需求 ， 用在最契合的细分市场甚至不排除定制化设计 。
另一方面 ， 不同的封装技术也并不互相排斥 ， 甚至可以针对性地组合在一起 ， 应对新型需求 ， 就像Co-EMIB就是EMIB、Foveros融合的产物一样 。
在异构集成时代 ， 拥有六大技术支柱支撑的Intel拥有毋庸置疑的压倒性优势 ， 单单就封装技术而言 ， Intel也有着整体、全面的解决方案 。
值得一提的是 ， 虽然这些封装技术方案都是Intel专属的 ， 暂无计划对外开放授权 ， 不过Intel也在尝试推动封装行业标准化的建立 ， 并且已经与两三家行业机构进行了早期接触 。
半导体技术发展到今天 ， 摩尔定律已经不可能像传统趋势那样继续飞速前行 ， 但是通过六大技术支柱的土洞 ， Intel赋予了摩尔定律新的含义 ， 未来可期！
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最后附上现场拍摄的一些Intel封装样片 ， 你们能看出各自对应哪种封装技术吗？
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