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科学出版社1纳米集成电路制造技术展望 | 中国信息领域2035 技术预见( 二 )


近 20 年来 ， 美国英特尔公司一直是逻辑集成电路技术发展的领头羊 ， 分别于 90nm（2003 年）、45nm（2007 年）和 22nm（2011 年）技术节点上率先研发出晶体管沟道应变、高 K 金属栅和三维 FinFET 技术 ， 不断推动着扩展摩尔技术的进步 。 但是 ， 随着制造工艺复杂度和制造成本的不断攀升 ， 只有极少数集成电路厂商能够承受 7nm 节点以下集成电路的研发费用 。 目前 ， 格罗方德半导体股份有限公司和联华电子股份有限公司均已退出先进节点集成电路的研发 。 目前 ， 全球只有英特尔公司、三星公司、台积电公司有能力研发 7nm 及以下集成电路技术 。 三星公司、台积电公司于 2016 年年底领先研发成功 10nm集成电路技术 ， 2018 年台积电公司的 7nm 集成电路开始量产 。 中国中芯国际公司 14nm工艺制程芯片 2019 年实现量产 ， 并将于 2021 年正式出货 。 目前来看 ， 考虑到技术复杂度的不断增加和应用需求有所放缓 ， 技术节点升级的周期将可能放缓至30 个月以上 。
待解决的关键技术问题
1nm集成电路对应的特征尺寸将达到7nm ， 硅集成电路技术在速度、功耗、集成度、可靠性等方面将受到一系列基本物理问题和工艺技术问题的限制 ， 面临的关键技术挑战包括：①晶体管结构：如何重新定义底层设计；②沟道材料：如何获取兼容 CMOS 工艺的高载流子迁移率材料；③极紫外投影光刻技术：如何提高分辨率和产率；④互连：如何开发新材料和新集成方法 ， 以降低RC 延迟时间；⑤设计与工艺联合优化技术：如何寻找制造技术和设计电路图形的关联性 。
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晶体管结构
当集成电路进入 22nm 节点 ， 传统的平面场效应晶体管由于栅极不能完全控制沟道 ， 从漏极到源极的亚阈值泄漏增大 ， 无法进行进一步的缩微 ， 被三维结构的 FinFET 取代 。 FinFET 结构类似鱼后鳍的叉状 3D 架构 ， 由衬底上的硅体薄（垂直）翅片组成 ， 通过在鳍片的三个面上施加栅极 ， 可以有效控制沟道漏电流 ， 降低沟道掺杂 ， 提高载流子迁移率 [5]。 高 K 金属栅新材料、FinFET新器件结构和沟道倒掺杂新工艺的引入 ， 可以降低工作电压 ， 减少器件与电路的功耗 ， 这对于低功耗要求较为严格的消费类芯片尤为重要 。 但是当集成电路进入3nm 节点后 ， 栅控与漏电问题将再次凸显 ， 再加上阈值平坦化和翅片上的热耗散等难题 ， 三栅 FinFET 不再适用 ， 有可能被围栅（gate-all-around ， GAA）纳米线器件取代 。 GAA 在结构的四个面都施加一个栅极 ， 从而保持沟道静电完整性 ， 实现更好的漏电流控制和载流子一维弹道输运 。 为了进一步克服物理缩放比例和性能限制 ， 需要发展三维集成技术 ， 形成类似 3D-NAND 闪存的垂直GAA 结构 ， 或者通过逐层堆叠的方法形成堆叠纳米线晶体管 ， 从而提高单位面积的电路集成度 。 尽管如此 ， 对于未来的 1nm 集成电路制造技术 ， 如何重新从底层设计具有超陡亚阈值斜率、超小亚阈值摆幅的低功耗器件结构 ， 增强栅极控制能力 ， 仍然是有待解决的难题 。
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沟道材料
当集成电路进入 90nm 节点后 ， 集成电路产业界开始引入应变硅材料 ， 并寻求更高载流子迁移率的新型沟道材料 。 在硅衬底上外延应变 SiGe 或 Ge 沟道可以提高空穴迁移率来增大驱动电流 。 主要问题是需要严格控制外延层厚度和外延层与基底层之间的界面粗糙度 。 当应变层厚度超过临界值时 ， 应力弛豫会导致载流子能带分布与波谷散射增加 ， 从而造成迁移率退化 。 由于需要在前道工序中引入 Ge ， 后续工艺需要防止 Ge 沾污和采用低工艺温度 。 Ⅲ-Ⅴ族化合物半导体 ， 如铟镓砷、砷化镓和砷化铟等具有很高的载流子迁移率 ， 与 FinFET 和GAA 器件的集成在7nm 节点集成电路表现出优异的性能 ， 其挑战在于和硅材料之间存在大的晶格失配 ， 导致晶体管沟道的缺陷 ， 尤其是在硅材料上生长铟镓砷材料更为严重 。 当前利用选择性外延技术集成Ⅲ-Ⅴ族化合物的研究正在进行中 ， 其他技术如硅上键合技术也在探索之中 。 为了有效避免短沟道效应 ， 通常要求场效应晶体管沟道厚度小于沟道长度的 1/3 ， 1nm 节点集成电路的沟道长度小于 10nm ， 受量子效应限制 ， 传统三维半导体材料很难将沟道厚度减小至 3nm以下 。 具有原子层厚度的二维半导体材料具有比硅更小的介电常数、更大的带隙和载流子有效质量 。 将这种新型材料应用于短沟道晶体管正在成为一个前沿探索方向 。 1nm 物理栅长的 MoS 2 场效应晶体管已经被报道 ， 其结构是以直径1nm 的单臂碳纳米管作为栅电极 ， 并以 ZrO 2 包裹碳纳米管形成背栅电容 ， 以 Ni作为源漏电极 ， 晶体管亚阈值摆幅 65Mv/dec ， 开关比 10 6， 漏致势垒降低至290mV/V 。 但是载流子迁移率仍低于理论预期值 ， 目前使用的微机械剥离等方法无法应用于集成电路生产 。


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