衡量半导体工艺进步的最好方法（上）( 二 )
无意义的技术节点
在20世纪90年代中期之前 ， 逻辑技术节点等同于它们所生产的CMOS晶体管的栅极长度 。 实际的闸极长度缩短了一段时间 ， 然后又停止了收缩 。
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GMT方法
光刻的限制——最先进的光刻技术 ， 极紫外线光刻是依靠波长为13.5纳米的光 。 这意味着芯片功能将很快停止微缩 。 芯片制造商将不得不转向单片3D集成 ， 增加设备层 ， 以不断增加硅CMOS的密度 。 GMT方法通过描述两个最关键特征的大小 ， 接触闸极间距和金属间距 ， 以及层数来跟踪这一过程 。
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21世纪初的发展使两种技术之间的差距进一步拉大 ， 处理器遇到了耗电量的限制 。 好在工程师们找到了让设备不断改进的方法 。 例如 ， 将晶体管的部分硅置于压力之下 ， 可以使电荷载流子在较低的电压下以更快的速度通过 ， 从而提高CMOS器件的速度和功率效率 ， 而不会使闸极长度大大减小 。
由于电流泄漏问题需要对CMOS晶体管进行结构调整 ， 这就有些麻烦 。 在2011年 ， 当英特尔在22nm节点上改用FinFET时 ， 该设备拥有26nm的栅极长度、40nm的半节距和8 nm宽的鳍 。
IEEE Life研究员、英特尔资深人士Paolo Gargini表示：“节点编号“在那时已经完全没有意义了 ， 因为它与你能找到的任何与你在做什么有关的维度都没有关系 ， ”他领导着一项新的度量标准 。
半导体行业需要更好的方法 ， 这是一个广泛的共识 。 解决方法很简单 ， 就是根据晶体管的实际特性的大小重新排列命名法 。 这并不意味着回到闸极长度 ， 这不再是最重要的特征 。 而是建议使用两种表示制造逻辑晶体管所需区域的实际限制的方法 。 一种叫做接触栅距（contacted gate pitch） 。 指的是从一个晶体管的栅极到另一个晶体管栅极的最小距离 。 另一个重要的度量——金属间距 ， 测量两个水平连接之间的最小距离 。
Arm的首席研究工程师Brian Cline解释 ， 这两个值是在新流程节点中创建逻辑的“最小公分母” 。 这两个值的乘积是晶体管最小可能面积的一个很好的估值 。 每一个其他设计步进形成逻辑或SRAM单元 ， 电路块增加了这个最小值 。 “一个良好的逻辑过程加上深思熟虑的物理设计特性 ， 将使这个价值的降低最小 。 ”
Gargini是IEEE国际设备与系统路线图(IRDS)的主席 ， 他在4月份提议通过采用三位数的标准来“回归现实” ， 该标准结合了接触门螺距(G)、金属螺距(M) ， 以及对未来芯片至关重要的芯片上设备的层数(T) 。 这样可预测未来节点的各个方面 ， 以便行业及其供应商有一个统一的目标 。
ITRS的Gargini 解释：“要评估晶体管密度 ， 你只需要知道这三个参数 。 ”
IRDS的路线图显示 ， 即将推出的5纳米芯片具有48nm的栅极间距 ， 36nm的金属间距 ， 以及单一层制米制G48M36T1 。 它传达了比“5纳米节点”更有用的信息 。
与节点命名法一样 ， 该GMT度量标准的栅极间距和金属间距值将在整个十年中继续减小 。 然而 ， 他们这样做的速度会越来越慢 ， 按照目前的进展速度 ， 大约在10年后达到终点 。 到那时 ， 金属节距将接近极值紫外光刻技术所能解决的极限 。 虽然上一代光刻机的成本效益远远超过了193nm波长的可感知极限 ， 但没人认为在极端紫外线下也会发生同样的事情 。
Gargini ：“大约在2029年 ， 我们会达到光刻技术的极限 ， ”在那之后 ， “剩下的方法就是堆叠……这是我们增加密度的唯一方法 。 ”
此时层级数(T)开始变得重要起来 。 今天先进的CMOS硅是一层晶体管 ， 由十几层金属互连连接成电路 。 但如果你能制造出两层晶体管 ， 你就能一举将设备的密度提高一倍 。
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